位串行加法器,申请号CN201320190802.4-传众专利搜索

位串行加法器

申请公布号：CN203299808U

申请号：CN201320190802.4

申请日期：2013.04.16

申请公布日期：2013.11.20

申请人：

西华大学

发明人：胡建东;刘勇材;包春;李春林;覃潇伟;马瑞超;赵兴虎;周勇;张勇;王正云

分类号：G06F7/504(2006.01)I

主分类号：G06F7/504(2006.01)I

代理机构：

成都金英专利代理事务所(普通合伙) 51218

代理人：袁英

地址：610039 四川省成都市金牛区土桥金周路999号

摘要：本实用新型公开了一种位串行加法器，包括综合计算模块和移位寄存器，综合计算模块的本位进位信号输出端Cout1与移位寄存器的本位进位信号输入端Cin1连接，移位寄存器的前一位进位信号输出端Cout2与综合计算模块的前一位进位信号输入端Cin2连接，综合计算模块的求和结果Result通过数据串行输出端口串行输出，操作数Num（0,1）串行输入到综合计算模块。时钟脉冲信号与移位寄存器的时钟脉冲输入端相连，复位信号分别连接到综合计算模块的复位端RST1和移位寄存器的复位端RST2。本实用新型对数据采用串行输入和串行输出，不仅可以简化电路结构、减少连接器件、降低成本，还可以实现任意位数的加法操作，运用灵活。

主权项：位串行加法器，其特征在于：它包括综合计算模块和移位寄存器，综合计算模块的本位进位信号输出端Cout1与移位寄存器的本位进位信号输入端Cin1连接，移位寄存器的前一位进位信号输出端Cout2与综合计算模块的前一位进位信号输入端Cin2连接，综合计算模块的求和结果Result通过数据串行输出端口串行输出，操作数Num（0,1）串行输入到综合计算模块。