用于40G SDH系统中的总线延时纠正方法,申请号CN200410080292.0-传众专利搜索

用于40G SDH系统中的总线延时纠正方法

申请公布号：CN100433591C

申请号：CN200410080292.0

申请日期：2004.09.30

申请公布日期：2008.11.12

申请人：

烽火通信科技股份有限公司

发明人：江柳;胡晓君;吕建新

分类号：H04J3/16(2006.01);H04J3/06(2006.01)

主分类号：H04J3/16(2006.01)

代理机构：

北京同恒源知识产权代理有限公司

代理人：倪骏

地址：430074湖北省武汉市洪山区邮科院路88号

摘要：本发明涉及一种40G SDH系统中的高速并行总线组间延时的自适应纠正方法，具体应用于40G系统成帧器芯片内对各组SFI-4接口信号进行延时纠正的方法，该方法由于通过对STM256处理芯片中SFI-4信号缓存器先入先出(FIFO)过程控制，实现SFI-4组间的印刷电路板(PCB)的信号线布线差异最高可达到10个时钟周期以上，突破了SFI-4接口规范中0.1时钟周期的要求，大大降低了PCB布线的限制，从而降低了PCB设计难度。

主权项：1.一种用于40G SDH系统高速并行总线组间延时纠正方法，该方法包括如下步骤：在复用方向：将64路STM4信号分为4组，每组为16路STM4信号；由STM256处理芯片将每组16路STM4信号复用形成一个STM64数据帧；由STM256处理芯片将4个STM64数据帧的帧头信号输出给复用方向延时差异指示电路，并以第一组STM64信号的帧头指示作为参考，产生其余各组数据帧的延时差异指示信号，具体地，利用各组数据帧的帧头指示信号和第一组数据帧的开销提取时钟产生各组数据帧的延时差异指示信号，如果某一组与第一组之间没有延时差异，则该组的延时差异指示信号为1，如果某一组与第一组之间存在延时差异，该组对应的延时差异指示信号为0，CPU以该延时差异指示信号作为调整该组缓存器缓存深度的依据；CPU检测各组的延时差异指示信号，当发现某一组未同步时，CPU控制调节该组缓存器的缓存深度，直至该组同步；在解复用方向：提取第一组STM64信号的帧头信号，如果能够提取，则判断为各组信号已经同步；如果未能提取出第一组STM64信号的帧头信号，则判断为各组信号之间未能同步，则CPU控制其余各组信号的缓存器调整缓存深度，直至提取出第一组STM64信号的帧头信号为止。